芯片制造行业上下游介绍 I
初入芯片制造行业，想着找找国内资料，无奈中文资料实在太少，因此根据自己的理解与网络上的现有资源，稍微做一点整理。这个系列用于整理记录芯片制造业的上下游各个工序，以及其基本过程。主要分为三部分：芯片设计、晶圆制造以及封装测试。本文主要阐述芯片设计相关内容。
AMD Threadripper Pro 9995WX开盖图[1]
半导体制造其实就是把海量的元件集成到一个芯片（Chip）上，这个Chip上集成的元件数量越多，则代表使用的制程越先进。即我们平常说的x纳米的制程。在上面的图中，这枚价值10w元的AMD Threadripper Pro 9995WX上，有着12个CCD Die，以及中间最大的 I/O Die，这些 Die 从晶圆（Wafer）上取下来，然后安装在上图中蓝绿色的部分——基板上，再辅以各种对应的布线，将对应芯片的信号能够相互传输以及导出并且能够使用外部的电源进行工作。
我们时常会听到市场上会说使用了多少纳米多少纳米的制程，一下子会觉得这个是指对应的大小。而实际上，在半导体制造从平面构造转为三维构造之后，我们所说的x纳米就不跟元件的物理特性相关了。实际上我们所说的7nm、8nm指的是相对于上一代的工艺，芯片上的元件数量进一步增加的工艺技术。并非和长度有什么具体的对应关系。
芯片设计
每个芯片上面的电路，包括系统架构设计、逻辑设计、电路设计、物理设计等，最终输出光刻掩膜版（光罩）的图形数据。主要分为分为 前端设计（Front-End） 和 后端设计（Back-End） 两大阶段。
简而言之，前端设计就是 用 RTL 实现芯片的逻辑功能，并保证功能正确性；而后端设计就是 把逻辑网表变成可制造的物理版图，并保证性能与可制造 性。
前端设计
需求分析与规格制定
对当前的市场进行调研，市场对这个芯片的需求是怎么样子的，如何能切中客户的痛点，并提出预期能够解决的大概方向，预计对应成本控制。然后再制定出对应的芯片规格，其实就类似于我们的软件行业，产品经理需要对客户/用户的需求进行评估，并形成对应的规格文档，包括芯片需要达到的具体功能和性能方面的要求。这样子才能进行后续的开发。
架构设计与算法设计
根据对应的规格文档，对一些功能进行算法设计，拿出设计解决方案和具体实现架构，划分模块功能。明确每部分的功能，将芯片每个部分需要实现的工嫩规划清楚，并建立起对应的框架。这一步就会提出对应的Spec（Specification，即技术规格）。
HDL编码实现
使在这一步，要确定芯片的工艺，即平时说的多少纳米多少纳米，工艺决定了对应的芯片大小能容纳的电子器件数量。当然，并非工艺越先进越好，越先进的技术，其良率、寿命、功耗等也不一定完美契合所制造的产品的需求。同时，在这一步也需要用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。
设计输入工具：具有强大的文本编辑功能，多种输入方法（VHDL，Verilog，状态转移图，模块图等），语法模板，语法检查，自动生产代码和文档等功能。如Active-HDL,VisualVHDL/Verilog等。以及用于描述模拟IP的电路图/Spice 电路模型等。
用RTL实现的各种功能模块，来组成⼀个实现具体功能的IP（Intellectual Property，知识产权核），SOC芯⽚最终由SOC integration⼯程师把各个IP集成到⼀起。
IP又分为以下几类
模拟IP：处理连续信号（analog signal）的模块。比如电压、电流、频率等。
模拟IP用于处理与现实世界连续信号有关的功能。常用于与外部物理世界打交道的接口部分。对工艺、温度、电压波动非常敏感。仿真复杂、开发周期长。
数字IP：处理离散的数字信号（0 和 1）的模块。比如逻辑运算、寄存器、状态机等。
数字IP用于实现数据处理、控制逻辑、计算功能等。基于逻辑门、触发器实现，用 HDL（Verilog/VHDL）描述，可以一定程度上自动化生成。
完成了功能的设计之后，就需要进行DFT了。
DFT（Design For Test，面向可测性设计）是芯片设计中非常关键的一环，它确保你设计好的芯片，在制造出来后能有效测试每一个单元是否正常工作。就是在设计阶段加入一些专用逻辑（不影响功能），用来支持后期制造测试时快速、高覆盖率地验证芯片是否健康，每个部分的功能能不能正常使用。
功能验证
完成了设计，就要对其是否实现了预定的功能进行验证。芯片设计一旦流片（Tape-out），无法修改，一旦出错，将造成巨大的时间和经济损失。所以我们必须尽可能在设计阶段发现问题，验证其功能是否与规格一致。因此，芯片验证的⼯作量也是占整个芯⽚开发周期的50%-70%，相应的，验证⼯程师与设计⼯程师的数量⼤概在2-3:1。
从验证的层级上分类，大致可以分为：
模块级验证（Block-Level）
验证目标：单一功能模块是否按照设计规格工作。
方式：用 Testbench 驱动 DUT（Design Under Test）
优点：问题容易定位，仿真速度快
子系统级验证（Subsystem-Level）
验证目标：多个模块组合在一起后的交互和集成是否正确
需要测试接口协议、数据一致性、同步等问题
系统级验证（System-Level）
验证目标：整个 SoC 系统是否与 SoC 规格书一致，能否跑操作系统、软件、驱动
验证环境变得复杂，需要更高的建模抽象，比如虚拟平台或 FPGA 原型验证
静态时序分析
静态时序分析是套⽤特定的时序模型（timing model）,针对特定电路，分析其是否违反designer给定的时序限制（timing constraint），即芯片在电路层级上能正确“跑起来”。
数字电路按时钟驱动工作，如果数据没有在时钟上升沿/下降沿之前及时稳定地到达目的寄存器，就会发生：
建立时间（Setup）违例：数据太晚到，来不及锁存。
保持时间（Hold）违例：数据太早变，锁存器还没稳定。
这些都会导致芯片逻辑错误、工作异常，甚至随机失效。
ASIC综合
综合（Synthesis）是非常核心的一步，它的作用是把你写的 RTL 代码（Verilog/VHDL） 转换成门级网表（Gate-level Netlist），让设计从抽象的行为描述变成由标准单元库（Standard Cell Library）实现的逻辑电路。在做综合时要设定约束条件，如电路⾯积、时序要求等⽬标参数。
至此，芯片设计的前端设计工程，基本就完成了。
后端设计
后端设计主要是把前端设计画的“饼”给实现。
形式验证
形式验证也可以称为等价性验证。主要是比较 前端 RTL 和 后端门级网表（或布局布线后的网表）是否功能一致。并确保综合、DFT 插入、布局布线等过程中没有引入逻辑错误。⼀般在逻辑综合，布局布线完成后必须做。
物理实现
物理实现主要分为三个步骤：布局设计、布局、布线。
布局设计（Floorplanning）
布局设计主要是确定芯片或模块的整体物理结构，主要由以下几个部分的工作需要实现
核心区与I/O区域划分
功能模块位置安排（如CPU核、存储、接口模块）
电源/地网络初步规划（Power Planning）
时钟树位置初步考虑
主要是为了确定芯片的基本地图，为后续的布局布线打下基础。
布局（Placement）
布局就是在 Floorplan 基础上，将标准单元（Standard Cells）摆放到具体位置。便于后续布线。主要需要考虑以下几个方面的内容：
初始布局（粗摆）
详细布局（精确调整单元位置）
考虑时序、拥塞、功耗优化
布线
用金属线连接布局好的单元，实现信号传输。
全局布线（Global Routing）：规划大致走线方向和资源分配
详细布线（Detail Routing）：精确到每一条导线、过孔（Via）
考虑信号完整性、时序、寄生效应
时钟树
时钟树综合（Clock Tree Synthesis，CTS）是在后端设计中，把芯片的时钟信号从时钟源（PLL、外部输入）分配到全芯片所有触发器（Flip-Flop、Latch）的过程，并且要保证时钟延迟和偏移（Skew）可控且满足时序要求。因为时钟信号在数字芯片中起到全局指挥的作用。它的分布应该是基本上对称地依次分布，以确保从同⼀个时钟源到达各个寄存器时，时钟延迟差异最⼩。
寄生参数提取
寄生参数提取（Parasitic Extraction, PEX）是在芯片布局布线完成后，从真实的物理版图中计算出金属线和过孔等互连的寄生电阻、电容（有时还包括电感），并生成这些寄生参数的模型文件，供后续的时序分析和仿真使用。
版图物理验证
版图物理验证主要是为了在芯片流片前，确保物理版图与设计意图一致，并且满足制造工艺要求。
LVS（Layout Vs Schematic）验证：比较版图提取的网表与逻辑/综合后的门级网表是否完全一致。
DRC（Design Rule Checking）：检查版图是否符合代工厂的工艺设计规则。
ERC（Electrical Rule Checking）：检查电气连接上的合理性。
实际的后端流程还包括电路功耗分析，以及随着制造⼯艺不断进步产⽣的DFM（可制造性设计）问题等。版图物理验证就是在流片前做一次“全身体检”，从逻辑一致性、几何工艺、电气安全性到制造可行性，确保芯片既能做出来，又能正常跑。
附录：引用列表
[1] AMD Threadripper Pro 9995WX开盖图 http://dieshot.com/index.php/2025/07/23/amd-ryzen-threadripper-pro-9995wx/